Raffaele Zippo, PhD
Postdoctoral Researcher
University of Pisa
PhD in Smart Computing
Universities of Firenze and Pisa
MSc in Computer Engineering
University of Pisa
Bio
I enjoy studying problems and coding solutions.
Per dubbi, chiarimenti, curiosità. Vi è utile, sfruttatelo.
L'orario ufficiale è ogni Lunedì dalle 16:00 - 18:00, ma può variare per impegni concomitanti.
Si prega di contattare prima per email o Teams.
- Esercitazioni di Assembler, utilizzando la sintassi GAS per architettura x86 (32 bit)
- Esercitazioni di Verilog, utilizzando Icarus Verilog
- Quality of Service in predictable heterogeneous architectures. Research project with ARM.
- QoS in ARM MPAM architectures
- Real-Time Systems design and evaluation
- Deterministic Network Calculus for heterogeneous architectures
- Algorithmic optimizations and tool implementations for Deterministic Network Calculus
- Implementation and optimization of algorithms for mathematical computations
- Design and implementation of tools to support DNC research
- Design and implementation of tools to enable application of DNC for performance engineering
- Processore sEP8, Verilog e ambiente relativo
- Approfondimenti ed estensioni a partire dal Verilog simulabile https://github.com/Unipisa/sEP8
- Possibili estensioni: sintesi di moduli per aritmetica, interfacce per tastiera e terminale, Instruction Set, etc.
Design and Development of a Library for Manipulating, Optimizing and Computing Deterministic Network Calculus Expressions
M.Sc. in Computer Engineering
Andrea Trasacco
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo
Valutazioni e Ottimizzazioni di Strategie di Calcolo in Deterministic Network Calculus
Laurea Triennale in Ingegneria Informatica
Antonio Andrea Salvalaggio
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo
Validation of an Interference-aware model to predict the memory sub-system performance using Gem5 simulator
M.Sc. in Computer Engineering
Federico Montini
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo
Analysis and Extension of the ARM MPAM Specification for Interference-Aware Memory and Cache Monitoring
M.Sc. in Computer Engineering
Riccardo Bertini
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo
Design e implementazione di un ambiente di simulazione e testing in Verilog per il processore sEP8
Laurea Triennale in Ingegneria Informatica
Nicola Ramacciotti
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo
Design and evaluation of an Arm MPAM extension to support QoS monitoring and control within Networks-on-Chip
M.Sc. in Computer Engineering
Edoardo Loni
Relatori: Prof. Giovanni Stea, Dott. Raffaele Zippo